DDR信號完整性仿真介紹（一）【轉發】

2018-04-10 by:CAE仿真在線來源:互聯網

作者:袁波一博科技高速先生團隊成員

說到DDR,相信很多小伙伴在上學的時候都沒有接觸過。作者也一樣,大學的時候學習過單片機,學習過DSP,但是沒有接觸過DDR。剛開始接觸信號完整性仿真時,是從DDR仿真開始的,可是對DDR完全不了解,怎么辦,很多基礎知識只能求助于書本和網絡了。本文適合剛接觸DDR仿真的網友學習,資深高手就請繞道了,當然,也歡迎資深大神前來指導,或許您漫不經心的一句評論,就能一語點醒夢中人,讓菜鳥們少走很多彎路。

最近做的幾個DDR的仿真專案,都是板載顆粒。大多數都是一個主控芯片拖動一個,兩個,四個DDR顆粒。有單通道的,也有雙通道的。仿真時,考慮到仿真的準確性,必須把DDR總線上的每一類總線都仿真到。可是,當看到主控芯片到DDR有這么多連線,頓時感覺到工作量太大,找不到頭緒,不知道網友們有沒有這個感覺。

首先,讓我們對DDR有一個初步的了解。DDR全稱是Double Date Rate SDRAM,對,就是雙倍數據率存儲器。顧名思義,它的數據處理速率是普通動態存儲器的兩倍。與之對應的也有單倍數據率的了,這里就不去詳細介紹。DDR到底長什么樣?先從封裝上來了解它,找來一個主流DDR3顆粒廠商的Datesheet,發現常用的封裝有78球的,也有96球的。作者認為,了解DDR的封裝是很有必要的,你必須清楚的知道一個DDR顆粒上有多少根線,才能在布線或仿真中做到心中有數,不至于遺漏重要信息。

如下圖1,圖2,是某DDR封裝示意圖

圖1 78球

圖2 96球

這些信號中,我們仿真需要特別關注的信號有四類,分別是:時鐘,地址/命令,控制,數據。因為這四類信號的傳輸速率比較高,其他的大都是電源接口了。來捋一下,對于78球或者96球的封裝,信號對應關系如下表:

上表中列舉的信號僅僅是一個DDR顆粒上的信號,在實際應用中,往往是一個主控拖動2,4,8甚至16個顆粒。所以,這四組信號每一組究竟有多少根,這個需要具體項目具體分析。

對于Layout人員來說,對于DDR這一塊,可能主要關注的是信號線之間的等長。下面我們也來復習一下,DDR各組信號需要滿足的時序關系:地址/命令,控制和時鐘之間等長;DQ與之對應的DQS組內等長;DQS與CLK之間有一個相對寬松的等長關系。

那么,為什么等長要這么來做?很多人都知道是為了保證各組信號之間有正常的時序,這種說法是安全的,當然也是很模糊的,關注高速先生的小伙伴可能知道的更詳細一些,這些知識在時序分析系列文章中有講解,這里作者見到的一個比較通俗的說法就是:地址/命令,控制信號是由時鐘信號來鎖存的,所以它們之間應該保持等長關系;數據信號是由DQS來鎖存的,所以DQ與DQS信號之間應該保持等長關系。

說到這里,初次學習DDR網友們可能對DDR有了一個簡單的認識。我們知道,主控芯片到顆粒,以及顆粒到顆粒之間的連接方式是可以選擇的,有星形拓撲,T型拓撲,菊花鏈,Fly-b等結構。難道說遵照設計手冊繞完等長,或者說按照以前成功的案例布線完畢,我們的設計就沒有問題了嗎?我們仿真DDR究竟是仿真什么?這幾種拓撲結構布線的關鍵點是什么?下期我們將用幾個案例說明一下,同樣的拓撲結構使用不同的廠家的芯片,或者說同一個芯片使用不同的驅動模式將會對信號質量產生什么影響,我們還將分析同一種布局,采用不同的拓撲結構對信號帶來的影響。持續關注這一系列文章,這些疑問,你會豁然開朗的。

問題來了

DQS與時鐘信號需要保持等長嗎?

轉自公眾號:一博科技高速先生

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