高速信號短鏈路問題

2019-03-15  by:CAE仿真在線  來源:互聯網

系統設計上,長鏈路設計上大家都有足夠的重視。

• Serdes廠家研發的時候,大部分的重點都放在長鏈路的情況。畢竟Marketing要拿這個數據跟競爭對手去PK的

• 有條件的公司在設計新系統產品的時候,在評估各家芯片方案時,也花了足夠多的時間在系統的衰減最大的通道也做了足夠評估

既然大家都做了那么多的工作,長鏈路出問題的可能性相對就少啦。最后往往是短鏈路出問題。什么原因呢,這里分享一下幾點看法:

1.PCB設計

絕大部分情況下,短鏈路問題不可能在供應商的評估板上復現,因為評估板設計的時候,都是設計給評估芯片IO的性能的,所以鏈路會很簡單很干凈,這樣可以真實評估芯片的性能。

但是一個實際應用上,鏈路上會至少有兩個過孔,可能還有連接件。鏈路上連接器,過孔,和芯片內部的多次反射信號疊加到原來信號上,使得鏈路Margin變小。這個問題在短鏈路的時候更嚴重,因為反射信號沒有被衰減多少。

最常見的問題是Stub, Stub留多長會是比較好呢。按照諧振點出現在7次諧波的位置,對于28Gbps NRZ信號,Stub最好控制在12mil以內(出處在文末鏈接)。當Stub長度是信號波長的1/4時,這個時候從stub端反射回去信號變成了180度反相,疊加到原來信號上。這個時候如果輸入是正弦波的話,輸出那邊就什么信號也沒有了。這個信號頻率就是這個電路的諧振點。

2.發送端預加重

短鏈路情況下,通常接收機內部的CTLE和DFE就可以很好補償鏈路衰減了。這樣板內通信的時候,就不需要在對端發送端加任何的預加重設置。在面板應用的時候,有些光模塊缺省就有一些預加重,波形在模塊廠家的測試平臺上眼圖最漂亮。但是在實際應用上,這個時候適得其反。

預加重從頻域上看就是一個高通濾波器。

從時域上看如下圖。如果通道衰減很小,在RX端輸入的波形還是有預加重的波形,有些時候會影響接收機的工作。

3.接收端均衡

有些芯片供應商的的最小EQ Boost不是0 dB,比如下圖來自某標準。芯片內部通常是沒辦法Bypass CTLE電路的,任何一個Feature都是有成本的。這樣在短鏈路的時候,信號會過均衡。

4.接收端CDR架構

有些CDR的架構,導致短鏈路情況下不夠強壯。具體就不展開了。

低溫下,PCB衰減變小,芯片信號沿變快,短鏈路出問題的可能性就更大了。

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